Mostra el registre d'ítem simple

dc.contributorAbella Ferrer, Jaume
dc.contributorValero Cortés, Mateo
dc.contributorCazorla Almeida, Francisco Javier
dc.contributor.authorTrilla Rodríguez, David
dc.contributor.otherUniversitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors
dc.date.accessioned2016-09-16T10:54:23Z
dc.date.available2016-09-16T10:54:23Z
dc.date.issued2016-07
dc.identifier.urihttp://hdl.handle.net/2117/89978
dc.description.abstractThis thesis presents a modelling approach for the timing behavior of real-time embedded systems in early design phases. The model focuses on multicore processors and it predicts the contention tasks suffer in the access to multicore on-chip shared resources.
dc.language.isoeng
dc.publisherUniversitat Politècnica de Catalunya
dc.subjectÀrees temàtiques de la UPC::Informàtica
dc.subject.lcshComputer architecture
dc.subject.lcshReal-time data processing
dc.subject.othersistemes
dc.subject.othertemps
dc.subject.otherreal
dc.subject.othermulticore
dc.subject.otherinterferencia
dc.subject.otheranàlisi
dc.subject.othertemporal
dc.subject.otherdisseny
dc.subject.otherencastats
dc.subject.otherreal-time
dc.subject.otherearly
dc.subject.otherdesign
dc.subject.otherphases
dc.subject.othercontention
dc.subject.othermodeling
dc.subject.othertiming
dc.subject.otheranalysis
dc.subject.otherinter-task
dc.subject.otherinterference
dc.subject.otherembedded
dc.subject.othersystems
dc.titleModelling Contention in Multicore Hardware Resources during Early Design Stages of Real-Time Systems
dc.typeMaster thesis
dc.subject.lemacArquitectura d'ordinadors
dc.subject.lemacTemps real (Informàtica)
dc.identifier.slug118461
dc.rights.accessOpen Access
dc.date.updated2016-07-09T04:00:09Z
dc.audience.educationlevelMàster
dc.audience.mediatorFacultat d'Informàtica de Barcelona
dc.audience.degreeMÀSTER UNIVERSITARI EN INNOVACIÓ I RECERCA EN INFORMÀTICA (Pla 2012)


Fitxers d'aquest items

Thumbnail

Aquest ítem apareix a les col·leccions següents

Mostra el registre d'ítem simple