RTL synthesis: From logic synthesis to automatic pipelining
Visualitza/Obre
Cita com:
hdl:2117/82027
Tipus de documentArticle
Data publicació2015-11-01
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
ProjecteMODELOS Y METODOS COMPUTACIONALES PARA DATOS MASIVOS ESTRUCTURADOS (MINECO-TIN2013-46181-C2-1-R)
Abstract
Design automation has been one of the main propellers of the semiconductor industry with logic synthesis being one of the core technologies in this field. This article reviews the evolution of logic synthesis until the advent of techniques for automatic pipelining based on elastic timing, either synchronous or asynchronous. The emergence of these techniques can enable a productive interaction with tools that can do microarchitectural exploration of complex designs.
CitacióCortadella, J., Galceran, M., Kishinevsky, M., Sapatnekar, S. RTL synthesis: From logic synthesis to automatic pipelining. "Proceedings of the IEEE", 01 Novembre 2015, vol. 103, núm. 11, p. 2061-2075.
ISSN0018-9219
Versió de l'editorhttp://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=7275092
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
RTLsynthesis.pdf | 532,2Kb | Visualitza/Obre |