Low Vccmin fault-tolerant cache with highly predictable performance
Visualitza/Obre
Low Vccmin fault-tolerant cache ....pdf (334,5Kb) (Accés restringit)
Sol·licita una còpia a l'autor
Què és aquest botó?
Aquest botó permet demanar una còpia d'un document restringit a l'autor. Es mostra quan:
- Disposem del correu electrònic de l'autor
- El document té una mida inferior a 20 Mb
- Es tracta d'un document d'accés restringit per decisió de l'autor o d'un document d'accés restringit per política de l'editorial
Tipus de documentText en actes de congrés
Data publicació2009
EditorIEEE Press. Institute of Electrical and Electronics Engineers
Condicions d'accésAccés restringit per política de l'editorial
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
Transistors per area unit double in every new technology node. However, the electric field density and power demand grow if Vcc is not scaled. Therefore, Vcc must be
scaled in pace with new technology nodes to prevent excessive degradation and keep power demand within reasonable limits. Unfortunately, low Vcc operation exacerbates the effect of variations and decreases noise and stability margins, increasing the likelihood of errors in SRAM memories
such as caches. Those errors translate into performance loss and performance variation across different cores, which is especially undesirable in a multi-core processor.
This paper presents (i) a novel scheme to tolerate high faulty bit rates in caches by disabling only faulty subblocks, (ii) a dynamic address remapping scheme to reduce performance variation across different cores, which is key for performance
predictability, and (iii) a comparison with state-of-the-art techniques for faulty bit tolerance in caches. Results for some typical first level data cache configurations
show 15% average performance increase and standard deviation reduction from 3.13% down to 0.55% when compared to cache line disabling schemes.
CitacióAbella, J. [et al.]. Low Vccmin fault-tolerant cache with highly predictable performance. A: IEEE/ACM International Symposium on Microarchitecture. "42th. IEEE/ACM International Symposium on Microarchitecture". New York, DC: IEEE Press. Institute of Electrical and Electronics Engineers, 2009, p. 111-121.
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
Low Vccmin fault-tolerant cache ....pdf | 334,5Kb | Accés restringit |