Verification of a microprocessor's memory pipeline with UVM
Visualitza/Obre
171946.pdf (982,3Kb) (Accés restringit)
Estadístiques de LA Referencia / Recolecta
Inclou dades d'ús des de 2022
Cita com:
hdl:2117/376130
Tipus de documentProjecte Final de Màster Oficial
Data2022-07-01
Condicions d'accésAccés restringit per decisió de l'autor
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
This thesis presents the contributions made in the environment developed for the verification of the memory pipeline of a RISC-V core. A UVM testbench, along with a golden model, has been developed which is able to functionally verify the behaviour of the memory pipeline. To generate tests to stress the different functionalities of the memory pipeline, a test generation flow based on a genetic algorithm has been set up. With it, several issues on the memory pipeline logic have been found, and helped improving the RTL logic of the design.
MatèriesVerilog (Computer hardware description language), Verilog (Llenguatge de descripció del maquinari)
TitulacióMÀSTER UNIVERSITARI EN INNOVACIÓ I RECERCA EN INFORMÀTICA (Pla 2012)
Col·leccions
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
171946.pdf | 982,3Kb | Accés restringit |