Design and implementation of a 5/spl times/5 trits multiplier in a quasi-adiabatic ternary CMOS logic
Cita com:
hdl:2117/373130
Tipus de documentArticle
Data publicació1998-07
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
Adiabatic switching is a technique to design low-power digital IC's. Fully adiabatic logics have expensive silicon area requirements. To solve this drawback, a quasi-adiabatic ternary logic is proposed. Its basis is presented, and to validate its performance, a 5/spl times/5 ternary digit multiplier is designed and implemented in a 0.7-/spl mu/m CMOS technology. Results show a satisfactory power saving with respect to conventional and other quasi-adiabatic binary multipliers, and a decrease of the area needed with respect to a fully adiabatic binary one.
Descripció
© 1998 IEEE. Personal use of this material is permitted. Permission from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertising or promotional purposes,creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works.
CitacióMateo, D.; Rubio, A. Design and implementation of a 5/spl times/5 trits multiplier in a quasi-adiabatic ternary CMOS logic. "IEEE journal of solid-state circuits", Juliol 1998, vol. 33, núm. 7, p. 1111-1116.
ISSN0018-9200
Versió de l'editorhttps://ieeexplore.ieee.org/document/701275
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
Design_and_impl ... tic_ternary_CMOS_logic.pdf | 173,4Kb | Visualitza/Obre |