Simulation of serial RRAM cell based on a Verilog-A compact model
Visualitza/Obre
Simulation_of_serial_RRAM_cell_based_on_a_Verilog-A_compact_model.pdf (1,553Mb) (Accés restringit)
Sol·licita una còpia a l'autor
Què és aquest botó?
Aquest botó permet demanar una còpia d'un document restringit a l'autor. Es mostra quan:
- Disposem del correu electrònic de l'autor
- El document té una mida inferior a 20 Mb
- Es tracta d'un document d'accés restringit per decisió de l'autor o d'un document d'accés restringit per política de l'editorial
10.1109/DCIS53048.2021.9666174
Inclou dades d'ús des de 2022
Cita com:
hdl:2117/364760
Tipus de documentText en actes de congrés
Data publicació2021
EditorInstitute of Electrical and Electronics Engineers (IEEE)
Condicions d'accésAccés restringit per política de l'editorial
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
Model-based simulation is one of the effective methods of scientific research. The inherent variability of resistive switching mechanisms has been an obstacle for the massive commercial implementation of the resistive random access memory (RRAM) devices. In this work, we simulated the resistive switching behavior based on an existing RRAM Verilog-A model, in which the simulated switching parameters demonstrated a satisfactory fit with the experimental data by introducing variability into the model. Moreover, a potential application of the troublesome variability was explored in the serial configuration of two RRAM devices, a cell which had been demonstrated to generate unpredictable bits with potential applications in hardware security. Realistic simulation of RRAM based circuits is key for the future development of RRAM based applications.
Descripció
© 2021 IEEE. Personal use of this material is permitted. Permission from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertising or promotional purposes,creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works.
CitacióYang, B. [et al.]. Simulation of serial RRAM cell based on a Verilog-A compact model. A: Conference on Design of Circuits and Integrated Systems. "XXXVI Conference on Design of Circuits and Integrated Systems (DCIS 2021): Vila do Conde, Portugal: november 24-26, 2021: proceedings". Institute of Electrical and Electronics Engineers (IEEE), 2021, p. 1-6. ISBN 978-1-6654-2116-4. DOI 10.1109/DCIS53048.2021.9666174.
ISBN978-1-6654-2116-4
Versió de l'editorhttps://ieeexplore.ieee.org/document/9666174
Col·leccions
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
Simulation_of_s ... erilog-A_compact_model.pdf | 1,553Mb | Accés restringit |