Microarchitectural design-space exploration of an in-order RISC-V processor in a 22nm CMOS technology
Visualitza/Obre
Tipus de documentComunicació de congrés
Data publicació2021
EditorEuropean Network of Excellence on High Performance and Embedded Architecture and Compilation (HiPEAC)
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
The purpose of this paper is to explore the trade-offs between IPC and maximum clock frequency in an in-order processor design. This work evaluates the impact on the performance and frequency of different pipeline optimizations. We target ASIC implementation using an advanced synthesis tool-flow with modern technology libraries. As a result, we can analyze the processor’s critical paths in a representative environment. In this paper, we analyze and modify Riscy, an in-order processor, taking into account the consequences of considering the ASIC target for this design. We have achieved a frequency of 1.3GHz and 2.03 CoreMark/MHz in the EEMBC CoreMark.
CitacióDoblas, M. [et al.]. Microarchitectural design-space exploration of an in-order RISC-V processor in a 22nm CMOS technology. A: International Summer School on Advanced Computer Architecture and Compilation for High-Performance and Embedded Systems. "ACACES 2021 poster abstracts: September 15, 2021, Fiuggi, Italy". European Network of Excellence on High Performance and Embedded Architecture and Compilation (HiPEAC), 2021, p. 93-96. ISBN 978-88-905806-8-0.
ISBN978-88-905806-8-0
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
Doblas et al.pdf | 225,9Kb | Visualitza/Obre |