Virtualization extension to a RISC-V processor
Visualitza/Obre
Estadístiques de LA Referencia / Recolecta
Inclou dades d'ús des de 2022
Cita com:
hdl:2117/348785
Tipus de documentTreball Final de Grau
Data2021-04
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
Este trabajo consiste en implementar la especificación del hypervisor de la ISA RISC-V en una CPU ya existente. Esto incluye la adición de nuevos registros a la CPU, incluidos los virtuales, la modificación de la gestión de interrupciones y excepciones, la implementación de nuevas instrucciones y el diseño de un mecanismo de traducción de direcciones en dos pasos. El objetivo de este informe es documentar el proceso y servir de referencia a otros que quieran implementarlo. This work consist on implementing the hypervisor specification of the RISC-V ISA on an already existing CPU. This includes adding new registers to the CPU, including virtual ones, modifying the interrupt and exception management,implementing new instructions and designing a Two Step Address translation mechanism. The objective of this report is to document the process, and to serve as reference to others wanting to implement it.
TitulacióGRAU EN ENGINYERIA INFORMÀTICA (Pla 2010)
Col·leccions
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
155389.pdf | 780,7Kb | Visualitza/Obre |