Design and Implementation of HyperRAM Controller IP
Visualitza/Obre
Estadístiques de LA Referencia / Recolecta
Inclou dades d'ús des de 2022
Cita com:
hdl:2117/340101
Tipus de documentTreball Final de Grau
Data2020-10-28
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
Aquesta tesi té com a objectiu dissenyar i implementar un controlador IP HyperRAM per introduir-lo dins d'un System on Chip (SoC) de 65 nanòmetres anomenat DRAC 65nm. L'acrònim DRAC prové del nom del projecte Europeu: "Designing RISC-V-based Accelerators for next-generation Computers", liderat pel Barcelona Supercomputing Center (BSC). Els processadors i acceleradors creats per DRAC estan basats en la tecnologia RISC-V, i podran ser utilitzats en tasques de seguretat, medicina personalitzada i navegació autònoma. Tornant a l'HyperRAM, aquest tipus de memòries són ideals per a SoCs amb memòria RAM limitada que proporcionen una solució escalable per ampliar operacions ràpides de lectura i escriptura. En el nostre cas, partirem d'un tape-out previ anomenat preDRAC, on la implementació es divideix en una part ASIC i una part FPGA. Dins de la part FPGA resideix un controlador per una DDR3 RAM i un controlador per una RAM d'arrencada. Ara, l'objectiu principal és prescindir del controlador DDR3 RAM, ja que no tenim ni l'àrea ni els recursos per desenvolupar un controlador DDR3 i incloure'l al disseny ASIC. AixÍ, amb el controlador HyperRAM, podrem realitzar un funcionament autónom del SoC. This thesis aims to design and implement an HyperRAM controller IP to introduce it inside a System on Chip (SoC) of 65 nanometers called DRAC 65nm. The acronym DRAC comes from the name of the European project "Designing RISC-V-based Accelerators for next-generation Computers", lead by the Barcelona Supercomputing Center (BSC). The processors and accelerators created by DRAC are based on RISC-V technology, and they will be used to accelerate security tasks, personalised medicine, and autonomous navigation. Going back to the HyperRAM, these types of memories are ideal for SoCs with limited RAM, providing a scalable solution for extending fast read and write operations. In our case, we will start from a previous tape-out called preDRAC, where the implementation is divided between an Application-Specific Integrated Circuit (ASIC) part and an Field Programmable Gate Array (FPGA) part. Inside the FPGA part resides a DDR3 RAM controller and a boot RAM controller. Now, the main objective is to dispense the DDR3 RAM controller because we have neither the area nor the resources to develop a DDR3 controller and include it in the ASIC design. Thus, with the HyperRAM controller, we will perform a standalone operation of the SoC. Esta tesis tiene como objetivo diseñar e implementar un controlador IP HyperRAM para introducirlo dentro de un System on Chip (SoC) de 65 nanómetros denominado DRAC 65nm. El acrónimo DRAC proviene del nombre del proyecto Europeo: ”Designing RISCV- based Accelerators for next-generation Computers”, liderado por el Barcelona Supercomputing Center (BSC). Los procesadores y aceleradores creados por DRAC están basados en la tecnología RISC-V, y podrán ser utilizados en tareas de seguridad, medicina personalizada, y navegación autónoma. Volviendo al HyperRAM, estos tipos de memorias son ideales para SoCs con RAM limitada, proporcionando una solución escalable para extender operaciones rápidas de lectura y escritura. En nuestro caso, partiremos de un tape-out anterior denominado preDRAC, donde la implementación se divide entre una parte ASIC y una parte FPGA. Dentro de la parte FPGA reside un controlador para una DDR3 RAM y un controlador para una RAM de arranque. Ahora, el objetivo principal es prescindir del controlador DDR3 RAM ya que no tenemos ni el área ni los recursos para desarrollar un controlador DDR3 e incluirlo en el diseño ASIC. Así, con el controlador HyperRAM, podremos realizar un funcionamiento autónomo del SoC.
MatèriesDevice drivers (Computer programs), Computer architecture, Programes controladors, Arquitectura d'ordinadors, Acceleradors
TitulacióGRAU EN ENGINYERIA INFORMÀTICA (Pla 2010)
Col·leccions
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
152624.pdf | 18,78Mb | Visualitza/Obre |