Lithography parametric yield estimation model to predict layout pattern distortions with a reduced set of lithography simulations
Visualitza/Obre
Cita com:
hdl:2117/26792
Tipus de documentArticle
Data publicació2014-07-01
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
A lithography parametric yield estimation model is presented to evaluate the lithography distortion in a printed layout due to lithography hotspots. The aim of the proposed yield model is to provide a new metric that enables the possibility to objectively compare the lithography quality of different layout design implementations. Moreover, we propose a pattern construct classifier to reduce the set of lithography simulations necessary to estimate the litho degradation. The application of the yield model is demonstrated for different layout configurations showing that a certain degree of layout regularity improves the parametric yield and increases the number of good dies per wafer. (C) 2014 Society of Photo-Optical Instrumentation Engineers (SPIE)
CitacióGomez, S.; Moll, F.; Mauricio, J. Lithography parametric yield estimation model to predict layout pattern distortions with a reduced set of lithography simulations. "Journal of micro/nanolithography, MEMS and MOEMS", 01 Juliol 2014, vol. 13, núm. 3.
ISSN1932-5150
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
JM3_13_3_033016-PostPrint.pdf | Postprint version | 2,294Mb | Visualitza/Obre |