Yield estimation model for lithography hotspot distortions
Visualitza/Obre
Article principal (102,2Kb) (Accés restringit)
Tipus de documentArticle
Data publicació2013-08-15
EditorInstitution of Electrical Engineers
Condicions d'accésAccés restringit per política de l'editorial
Projecte de la Comissió Europea
SYNAPTIC - SYNthesis using Advanced Process Technology Integrated in regular Cells, IPs, architectures, and design platforms (EC-FP7-248538)Abstract
A yield formulation model to estimate the amount of lithography distortion expected in a printed layout is proposed. The yield formulation relates the probability of non-failure of a lithography hotspot with the
yield loss. The application of the yield model is demonstrated for three different layout configurations showing that unidimensional designs may improve manufacturing yield.
CitacióGomez, S.; Moll, F. Yield estimation model for lithography hotspot distortions. "Electronics Letters", 15 Agost 2013, vol. 49, núm. 17, p. 1066-1068.
ISSN0013-5194
Versió de l'editorhttp://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=6583109
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
yield.pdf![]() | Article principal | 102,2Kb | Accés restringit |
Llevat que s'hi indiqui el contrari, els continguts d'aquesta obra estan subjectes a la llicència de Creative Commons:
Reconeixement-NoComercial-SenseObraDerivada 3.0 Espanya