A novel variation-tolerant 4T-DRAM cell with enhanced soft-error tolerance
Visualitza/Obre
Article publicat (1,047Mb) (Accés restringit)
Sol·licita una còpia a l'autor
Què és aquest botó?
Aquest botó permet demanar una còpia d'un document restringit a l'autor. Es mostra quan:
- Disposem del correu electrònic de l'autor
- El document té una mida inferior a 20 Mb
- Es tracta d'un document d'accés restringit per decisió de l'autor o d'un document d'accés restringit per política de l'editorial
Cita com:
hdl:2117/18176
Tipus de documentText en actes de congrés
Data publicació2012
EditorIEEE Computer Society Publications
Condicions d'accésAccés restringit per política de l'editorial
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
In view of device scaling issues, embedded DRAM (eDRAM)
technology is being considered as a strong alternative to conventional
SRAM for use in on-chip memories. Memory cells designed using eDRAM
technology in addition to being logic-compatible, are variation tolerant
and immune to noise present at low supply voltages. However, two major
causes of concern are the data retention capability which is worsened by
parameter variations leading to frequent data refreshes (resulting in large
dynamic power overhead) and the transient reduction of stored charge
increasing soft-error (SE) susceptibility. In this paper, we present a novel
variation-tolerant 4T-DRAM cell whose power consumption is 20.4%
lower when compared to a similar sized eDRAM cell. The retention time
on-average is improved by 2.04X while incurring a delay overhead of
3% on the read-access time. Most importantly, using a soft-error (SE)
rate analysis tool, we have confirmed that the cell sensitivity to SEs is
reduced by 56% on-average in a natural working environment
CitacióGanapathy, S. [et al.]. A novel variation-tolerant 4T-DRAM cell with enhanced soft-error tolerance. A: IEEE International Conference on Computer Design: VLSI in Computers and Processors. "2012 IEEE 30th International Conference on Computer Design (ICCD)". Montreal: IEEE Computer Society Publications, 2012, p. 472-477.
ISBN978-1-4673-3050-3
Col·leccions
- HIPICS - High Performance Integrated Circuits and Systems - Ponències/Comunicacions de congressos [144]
- ARCO - Microarquitectura i Compiladors - Ponències/Comunicacions de congressos [187]
- Departament d'Arquitectura de Computadors - Ponències/Comunicacions de congressos [1.954]
- Departament d'Enginyeria Electrònica - Ponències/Comunicacions de congressos [1.714]
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
06378681.pdf | Article publicat | 1,047Mb | Accés restringit |