From FPGA to ASIC: A RISC-V processor experience
Visualitza/Obre
Estadístiques de LA Referencia / Recolecta
Inclou dades d'ús des de 2022
Cita com:
hdl:2117/177000
Tutor / directorCristal Kestelman, Adrián; Ayguadé Parra, Eduard; Moll Echeto, Francisco de Borja; Ramírez Salinas, Marco Antonio
Tipus de documentProjecte Final de Màster Oficial
Data2019-10-25
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
This work document a correct design flow using these tools in the Lagarto RISC- V Processor and the RTL design considerations that must be taken into account, to move from a design for FPGA to design for ASIC.
TitulacióMÀSTER UNIVERSITARI EN INNOVACIÓ I RECERCA EN INFORMÀTICA (Pla 2012)
Col·leccions
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
144670.pdf | 65,39Mb | Visualitza/Obre |