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Selección de contenidos basada en reuso para caches compartidas en exclusión
dc.contributor.author | Díaz Maag, Javier |
dc.contributor.author | Monreal Arnal, Teresa |
dc.contributor.author | Viñals Yúfera, Víctor |
dc.contributor.author | Ibáñez Marín, Pablo Enrique |
dc.contributor.author | Llaberia Griño, José María |
dc.contributor.other | Universitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors |
dc.date.accessioned | 2018-02-16T08:23:12Z |
dc.date.available | 2018-02-16T08:23:12Z |
dc.date.issued | 2015 |
dc.identifier.citation | Díaz, J., Monreal, T., Viñals, V., Ibáñez , P., Llaberia, J. Selección de contenidos basada en reuso para caches compartidas en exclusión. A: Jornadas de Paralelismo. "XXVI edición de las Jornadas de Paralelismo (JP2015): 23, 24 y 25 de septiembre de 2015 Córdoba: actas". Córdoba: 2015, p. 433-442. |
dc.identifier.isbn | 978-84-16017-52-2 |
dc.identifier.uri | http://hdl.handle.net/2117/114161 |
dc.description.abstract | Publicaciones previas revelan que el flujo de referencias que llega a la cache compartida (SLLC) de un chip multiprocesador muestra poca localidad temporal. Sin embargo, muestra localidad de reuso, es decir, los bloques referenciados varias veces tienen más probabilidad de ser referenciados en un futuro. Esto provoca que, si se realiza una gestión convencional, el uso de la cache es ineficiente. Existen varias propuestas que abordan este problema para caches inclusivas, pero pocas que se centren en caches exclusivas. En este trabajo se propone un nuevo mecanismo de selección de contenidos para caches exclusivas que aprovecha la localidad de reuso que presentan los accesos a la SLLC. Consiste en incluir un Detector de Reuso entre cada cache L2 y la SLLC. Su misión es detectar bloques sin reuso para evitar que sean insertados en la SLLC. Esta propuesta se evalúa con un conjunto de cargas multiprogramadas ejecutando en un simulador detallado de un sistema con 8 procesadores en chip y su jerarquía de memoria. Los resultados muestran que el Detector de Reuso permite incrementar el rendimiento por encima de otras propuestas recientes como CHAR o la Reuse Cache. Por ejemplo, para una configuración del Detector de Reuso balanceada entre coste y prestaciones, se obtiene un 8,5% de reducción de la tasa de fallos de la SLLC y un incremento del IPC de un 2,5%, frente a un sistema base con reemplazo TC-AGE. |
dc.format.extent | 10 p. |
dc.language.iso | spa |
dc.subject | Àrees temàtiques de la UPC::Informàtica::Arquitectura de computadors::Arquitectures paral·leles |
dc.subject.lcsh | Microprocessors |
dc.subject.lcsh | Cache memory |
dc.subject.other | Cache compartida de último nivel |
dc.subject.other | Exclusión |
dc.subject.other | Reuso |
dc.title | Selección de contenidos basada en reuso para caches compartidas en exclusión |
dc.type | Conference report |
dc.subject.lemac | Microprocessadors |
dc.subject.lemac | Memòria cau |
dc.contributor.group | Universitat Politècnica de Catalunya. CAP - Grup de Computació d'Altes Prestacions |
dc.description.peerreviewed | Peer Reviewed |
dc.rights.access | Open Access |
local.identifier.drac | 21870951 |
dc.description.version | Postprint (author's final draft) |
local.citation.author | Díaz, J.; Monreal, T.; Viñals, V.; Ibáñez, P.; Llaberia, J. |
local.citation.contributor | Jornadas de Paralelismo |
local.citation.pubplace | Córdoba |
local.citation.publicationName | XXVI edición de las Jornadas de Paralelismo (JP2015): 23, 24 y 25 de septiembre de 2015 Córdoba: actas |
local.citation.startingPage | 433 |
local.citation.endingPage | 442 |