The MS-processor's register file timing and power evaluation
Visualitza/Obre
Estadístiques de LA Referencia / Recolecta
Inclou dades d'ús des de 2022
Cita com:
hdl:2117/112392
Tipus de documentReport de recerca
Data publicació2008-09
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
Power evaluation is an important issue in new proposal chip level architectures due to the big amount of power is dissipated as head and chips have limited head dissipation capacity. The evaluation shown in this technical report don’t use any low-power techniques; main goal of this work is known the upper limit consumption of the Multi-State Processor’s RF design, power optimization is a work to be making through the steps of design flow. Logic design has being performed
at transistor level using SPICE simulator, once the basic structures of RF took shape power consumption was analyzed, the source of technology parameters used in this work is Predictive Technology Models (PMT) provided by the Nanoscale Integration and Modeling Group at UC Berkeley [9].
CitacióGonzález, I., Cristal, A., Veindenbaum, A., Ramírez, M., Valero, M. "The MS-processor's register file timing and power evaluation". 2008.
Forma partUPC-DAC-RR-CAP-2008-24
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
51.pdf | 710,8Kb | Visualitza/Obre |