ROB-free architecture proposal
Visualitza/Obre
Estadístiques de LA Referencia / Recolecta
Inclou dades d'ús des de 2022
Cita com:
hdl:2117/108086
Tipus de documentReport de recerca
Data publicació2007-09
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
Modern processors improve performance by taking advantage of the instruction level parallelism (ILP) by means of allowing hundreds of instructions in flight. However, they still have to face an important source of degradation coming from the increasing difference between the processor and the main memory speeds (memory wall). In order to overcome this problem, recent proposals allow even more instructions in flight by replacing a re-order buffer (ROB) with a checkpointing mechanism and an out-of-order retirement of the processors resources, relaxing other desirable features like the precise recovery of the state on mispredicted branches or exceptions, possibly re-executing correct-path instructions on a recovery.
Descripció
This Technical Report was sent to Advisory Committee of MICRO-40 (June 8th, 2007) for review and published in the Spanish Workshop on Parallelism on September 2006 and September 2007.
Outstanding Technical Report: UPC-DAC-2002-43 (September 6th, 2002) 'Large virtual ROBs by processor checkpointing'
CitacióGonzález, I., Galluzzi, M., Cristal, A., Pajuelo, M.A., Santana, O., Valero, M. "ROB-free architecture proposal". 2007.
Forma partUPC-DAC-RR-CAP-2007-25
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
45.pdf | 288,1Kb | Visualitza/Obre |