A DRAM/SRAM memory scheme for fast packet buffers
Visualitza/Obre
Cita com:
hdl:2117/106017
Tipus de documentArticle
Data publicació2006-05
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
We address the design of high-speed packet buffers for Internet routers. We use a general DRAM/SRAM architecture for which previous proposals can be seen as particular cases. For this architecture, large SRAMs are needed to sustain high line rates and a large number of interfaces. A novel algorithm for DRAM bank allocation is presented that reduces the SRAM size requirements of previously proposed schemes by almost an order of magnitude, without having memory fragmentation problems. A technological evaluation shows that our design can support thousands of queues for line rates up to 160 Gbps.
CitacióGarcía, J., March, M., Cerdà, L., Corbal, J., Valero, M. A DRAM/SRAM memory scheme for fast packet buffers. "IEEE transactions on computers", Maig 2006, vol. 55, núm. 5, p. 588-602.
ISSN0018-9340
Versió de l'editorhttp://ieeexplore.ieee.org/document/1613839/
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
01613839.pdf | 3,088Mb | Visualitza/Obre |