Shared resource aware scheduling on power-constrained tiled many-core processors
Visualitza/Obre
Cita com:
hdl:2117/100850
Tipus de documentText en actes de congrés
Data publicació2016
EditorAssociation for Computing Machinery (ACM)
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
Power management through dynamic core, cache and frequency adaptation is becoming a necessity in today's power-constrained many-core environments. Unfortunately, as core count grows, the complexity of both the adaptation hardware and the power management algorithms increases. In this paper, we propose a two-tier hierarchical power management methodology to exploit per-tile voltage regulators and clustered last-level caches. In addition, we include a novel thread migration layer that (i) analyzes threads running on the tiled many-core processor for shared resource sensitivity in tandem with core, cache and frequency adaptation, and (ii) co-schedules threads per tile with compatible behavior.
CitacióJha, S., Heirman, W., Falcón, A., Tubella, J., González, A., Eeckhout, Lieven. Shared resource aware scheduling on power-constrained tiled many-core processors. A: ACM International Conference on Computing Frontiers. "CF'16: Proceedings of 2016 ACM International Conference on Computing Frontiers". Como: Association for Computing Machinery (ACM), 2016, p. 365-368.
ISBN978-1-4503-4128-8
Versió de l'editorhttp://dl.acm.org/citation.cfm?id=2903490
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
p365-jha.pdf | 459,4Kb | Visualitza/Obre |