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dc.contributor.authorFerrer i Ramis, Carles
dc.contributor.authorDeschamps, Jean Pierre
dc.contributor.authorOliver i Malagelada, Joan
dc.contributor.authorCarrabina Bordoll, Jordi
dc.contributor.authorValderrama Vallés, Elena
dc.date.accessioned2008-03-11T16:49:11Z
dc.date.available2008-03-11T16:49:11Z
dc.date.issued1987
dc.identifier.issn0210-8054 (versió paper)
dc.identifier.urihttp://hdl.handle.net/2099/4575
dc.description.abstractEl generador de secuencias de ensayo que se presenta en este artículo utiliza una descripción del circuito a nivel de transistor que representa las redes de transistores de enriquecimiento de las funciones lógicas NMOS mediante grafos no orientados. Para la generación de vectores de ensayo se emplea el algoritmo D, habiendo desarrollado un método enumerativo de búsqueda de caminos en la parte superior del grafo, a partir del camino mínimo que pasa por el flanco que representa el transistor afectado por el fallo.
dc.format.extent81-91 p.
dc.language.isocat
dc.publisherUniversitat Politècnica de Barcelona. Centre de Càlcul
dc.rightsAttribution-NonCommercial-NoDerivs 2.5 Spain
dc.rights.urihttp://creativecommons.org/licenses/by-nc-nd/2.5/es/
dc.subject.lcshAlgorithms
dc.subject.otherATPG
dc.subject.otherD-algorithm
dc.subject.otherFault detection
dc.subject.otherSwitch-level
dc.subject.otherNon-oriented graphs
dc.titleGenerador de seqüències de test per circuits integrats NMOS
dc.title.alternativeTest pattern generator for NMOS integrated circuits.
dc.typeArticle
dc.subject.lemacAlgorismes
dc.subject.amsClassificació AMS::68 Computer science::68W Algorithms
dc.rights.accessOpen Access
local.ordre5


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Attribution-NonCommercial-NoDerivs 2.5 Spain
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