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Generador de seqüències de test per circuits integrats NMOS
| dc.contributor.author | Ferrer i Ramis, Carles |
| dc.contributor.author | Deschamps, Jean Pierre |
| dc.contributor.author | Oliver i Malagelada, Joan |
| dc.contributor.author | Carrabina Bordoll, Jordi |
| dc.contributor.author | Valderrama Vallés, Elena |
| dc.date.accessioned | 2008-03-11T16:49:11Z |
| dc.date.available | 2008-03-11T16:49:11Z |
| dc.date.issued | 1987 |
| dc.identifier.issn | 0210-8054 (versió paper) |
| dc.identifier.uri | http://hdl.handle.net/2099/4575 |
| dc.description.abstract | El generador de secuencias de ensayo que se presenta en este artículo utiliza una descripción del circuito a nivel de transistor que representa las redes de transistores de enriquecimiento de las funciones lógicas NMOS mediante grafos no orientados. Para la generación de vectores de ensayo se emplea el algoritmo D, habiendo desarrollado un método enumerativo de búsqueda de caminos en la parte superior del grafo, a partir del camino mínimo que pasa por el flanco que representa el transistor afectado por el fallo. |
| dc.format.extent | 81-91 p. |
| dc.language.iso | cat |
| dc.publisher | Universitat Politècnica de Barcelona. Centre de Càlcul |
| dc.rights | Attribution-NonCommercial-NoDerivs 2.5 Spain |
| dc.rights.uri | http://creativecommons.org/licenses/by-nc-nd/2.5/es/ |
| dc.subject.lcsh | Algorithms |
| dc.subject.other | ATPG |
| dc.subject.other | D-algorithm |
| dc.subject.other | Fault detection |
| dc.subject.other | Switch-level |
| dc.subject.other | Non-oriented graphs |
| dc.title | Generador de seqüències de test per circuits integrats NMOS |
| dc.title.alternative | Test pattern generator for NMOS integrated circuits. |
| dc.type | Article |
| dc.subject.lemac | Algorismes |
| dc.subject.ams | Classificació AMS::68 Computer science::68W Algorithms |
| dc.rights.access | Open Access |
| local.ordre | 5 |
