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dc.contributorJiménez González, Daniel
dc.contributor.authorFernández Oreja, Mikel
dc.contributor.otherUniversitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors
dc.date.accessioned2009-05-13T07:13:38Z
dc.date.available2009-05-13T07:13:38Z
dc.date.issued2009-01
dc.identifier.urihttp://hdl.handle.net/2099.1/6892
dc.description.abstractLos objetivos de este proyecto son los siguientes: 1. Comprender el funcionamiento del simulador de SPU (Synergistic Processor Unit) que hizo Daniel Cabrera: este proyecto se basa en el simulador software desarrollado en el proyecto Diseño e implementación de un simulador de una Spu. 2. Comprender la estructura de una SPU. 3. Introducirse en el mundo de la programación de FPGAs1 y lenguajes HDL2 . 4. Diseño e implementación de la SPU en Verilog. 5. Flexibilizar el diseño implementado para permitir modificaciones. 6. Simulación y verificación de la implementación Verilog de la SPU con un simulador de FPGA de Xilinx. 7. Trabajo futuro: Sintetización en una FPGA Virtex 4 del código Verilog de la SPU.
dc.language.isospa
dc.publisherUniversitat Politècnica de Catalunya
dc.rightsAttribution-NonCommercial-NoDerivs 3.0 Spain
dc.rights.urihttp://creativecommons.org/licenses/by-nc-nd/3.0/es/
dc.subjectÀrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
dc.subject.lcshComputer architecture
dc.subject.lcshMicroprocessors
dc.titlePrototipaje e implementación de una SPU de un Cell BE en una FPGA
dc.typeMaster thesis (pre-Bologna period)
dc.subject.lemacArquitectura d'ordinadors
dc.subject.lemacMicroprocessadors
dc.rights.accessOpen Access
dc.audience.educationlevelEstudis de primer/segon cicle
dc.audience.mediatorFacultat d'Informàtica de Barcelona
dc.audience.degreeENGINYERIA INFORMÀTICA (Pla 2003)


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