Mostra el registre d'ítem simple

dc.contributorNavarro Guerrero, Juan José
dc.contributorGarcía Almiñana, Jordi
dc.contributor.authorGómez Marmolejo, Zeus
dc.contributor.otherUniversitat Politècnica de Catalunya. Departament d’Arquitectura de Computadors
dc.date.accessioned2008-11-21T17:41:49Z
dc.date.available2008-11-21T17:41:49Z
dc.date.issued2008-06-25
dc.identifier.urihttp://hdl.handle.net/2099.1/5777
dc.language.isocat
dc.publisherUniversitat Politècnica de Catalunya
dc.rightsAttribution-NonCommercial-NoDerivs 3.0 Spain
dc.rights.urihttp://creativecommons.org/licenses/by-nc-nd/3.0/es/
dc.subjectÀrees temàtiques de la UPC::Informàtica::Sistemes operatius::Altres sistemes operatius
dc.subject.lcshElectronic data processing
dc.titleDisseny i implementació en FPGA d'un computador SISA i del sistema operatiu ZeOS per a aquesta arquitectura
dc.typeMaster thesis (pre-Bologna period)
dc.subject.lemacInformàtica
dc.rights.accessOpen Access
dc.audience.educationlevelEstudis de primer/segon cicle
dc.audience.mediatorFacultat d'Informàtica de Barcelona


Fitxers d'aquest items

Thumbnail
Thumbnail

Aquest ítem apareix a les col·leccions següents

Mostra el registre d'ítem simple

Llevat que s'hi indiqui el contrari, els continguts d'aquesta obra estan subjectes a la llicència de Creative Commons: Reconeixement-NoComercial-SenseObraDerivada 3.0 Espanya