Mostra el registre d'ítem simple
Diseño, realización y test de un generador de retardos
| dc.contributor | Cosp Vilella, Jordi |
| dc.contributor.author | Ramos López, Oriol |
| dc.contributor.other | Universitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica |
| dc.date.accessioned | 2013-07-19T11:20:22Z |
| dc.date.issued | 2013-06-10 |
| dc.identifier.uri | http://hdl.handle.net/2099.1/18809 |
| dc.description.abstract | En aquest projecte es desenvoluparà un generador de retards de baix cost. La selecciò de la resoulció y del seu abast, serà totalment programable, el retard programable del cual serà inferior al periode de treball. Es comparan dos possibles solucions per aquest projecte (CPLD y FPGA), estudiant la seva viabilitat y funcionalitat. |
| dc.language.iso | spa |
| dc.publisher | Universitat Politècnica de Catalunya |
| dc.subject | Àrees temàtiques de la UPC::Enginyeria electrònica |
| dc.title | Diseño, realización y test de un generador de retardos |
| dc.type | Bachelor thesis |
| dc.subject.lemac | Generadors |
| dc.rights.access | Restricted access - author's decision |
| dc.date.lift | 10000-01-01 |
| dc.audience.educationlevel | Grau |
| dc.audience.mediator | Escola Universitària d'Enginyeria Tècnica Industrial de Barcelona |
| dc.audience.degree | GRAU EN ENGINYERIA ELECTRÒNICA INDUSTRIAL I AUTOMÀTICA (Pla 2009) |