Mostra el registre d'ítem simple

dc.contributorEspasa Sans, Roger
dc.contributor.authorPizarro Calvo, Iván
dc.contributor.otherUniversitat Politècnica de Catalunya. Departament d'Arquitectura de Computadors
dc.date.accessioned2012-06-29T13:59:29Z
dc.date.available2012-06-29T13:59:29Z
dc.date.issued2012-06-20
dc.identifier.urihttp://hdl.handle.net/2099.1/15495
dc.description.abstractImplementación RTL/Verilog de un procesador de shader para una GPU. Forma parte del proyecto ATTILA.
dc.language.isospa
dc.publisherUniversitat Politècnica de Catalunya
dc.subjectÀrees temàtiques de la UPC::Informàtica::Infografia
dc.subjectÀrees temàtiques de la UPC::Informàtica::Programació
dc.subject.lcshRTL (Computer program language)
dc.subject.lcshVerilog (Computer hardware description language)
dc.subject.lcshComputer graphics
dc.subject.otherprocessador
dc.subject.othershader
dc.subject.othergpu
dc.subject.otherrtl
dc.subject.otherverilog
dc.subject.otherattila
dc.subject.otherarquitectura
dc.subject.otherhardware
dc.subject.otherprocessor
dc.subject.otherarchitecture
dc.titleImplementación RTL/Verilog de un procesador de shader para una GPU
dc.typeMaster thesis (pre-Bologna period)
dc.subject.lemacRTL (Llenguatge de programació)
dc.subject.lemacVerilog (Llenguatge de descripció del maquinari)
dc.subject.lemacInfografia
dc.identifier.slug83864
dc.rights.accessOpen Access
dc.date.updated2012-06-28T07:42:44Z
dc.audience.educationlevelEstudis de primer/segon cicle
dc.audience.mediatorFacultat d'Informàtica de Barcelona


Fitxers d'aquest items

Thumbnail

Aquest ítem apareix a les col·leccions següents

Mostra el registre d'ítem simple

Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets