The SARC architecture
Carregant...
Fitxers
El pots comprar en digital a:
El pots comprar en paper a:
Títol de la revista
ISSN de la revista
Títol del volum
Cita com:
Col·laborador
Editor
Tribunal avaluador
Realitzat a/amb
Tipus de document
Article
Data publicació
Editor
Condicions d'accés
Accés obert
Llicència
Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Llevat que s'hi indiqui el contrari, els seus continguts estan subjectes a la llicència de Creative Commons: Reconeixement-NoComercial-SenseObraDerivada 3.0 Espanya
Publicacions relacionades
Datasets relacionats
Projecte CCD
Abstract
The SARC architecture is composed of multiple processor types and a set of user-managed direct memory access (DMA) engines that let the runtime scheduler overlap data transfer and computation. The runtime system automatically allocates tasks on the heterogeneous cores and schedules the data transfers through the DMA engines. SARC's programming model supports various highly parallel applications, with matching support from specialized accelerator processors.
Descripció
Persones/entitats
Document relacionat
Versió de
Citació
Ramirez, A. [et al.]. The SARC architecture. "IEEE micro", Octubre 2010, vol. 30, núm. 5, p. 16-29.
Ajut
Forma part
DOI
Dipòsit legal
ISBN
ISSN
0272-1732