POS1 - FPGA Design Deobfuscation by Iterative LUT Modifications at Bitstream Level

Carregant...
Miniatura

Fitxers

PS1-2.pdf (462.34 KB) (Accés restringit)
El pots comprar en digital a:
El pots comprar en paper a:

Projectes de recerca

Unitats organitzatives

Número de la revista

Títol de la revista

ISSN de la revista

Títol del volum

Col·laborador

Editor

Tribunal avaluador

Realitzat a/amb

Càtedra / Departament / Institut

Tipus de document

Text en actes de congrés

Data publicació

Editor

Part de

Condicions d'accés

Accés restringit per política de l'editorial

item.page.rightslicense

Creative Commons
Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Llevat que s'hi indiqui el contrari, els seus continguts estan subjectes a la llicència de Creative Commons: Reconeixement-NoComercial-SenseObraDerivada 4.0 Internacional

Assignatures relacionades

Assignatures relacionades

Datasets relacionats

Datasets relacionats

Projecte CCD

Abstract

We present an algorithm capable of defeating SRAM FPGA design obfuscation methods based on hardware opaque predicates. This is achieved by ensuring the full controllability of each instantiated look-up table input via iterative bitstream modifications. Unlike many previous deobfuscation approaches, the presented method does not require the possession of a netlist. It is applied directly to the FPGA bitstream. The feasibility of our approach is verified on the example of an obfuscated SNOW 3G design implemented in a Xilinx Artix-7 FPGA.

Descripció

Document relacionat

Citació

Moraitis, M.; Dubrova, E. POS1 - FPGA Design Deobfuscation by Iterative LUT Modifications at Bitstream Level. A: 27th IEEE European Test Symposium (ETS). 2022,

Ajut

Forma part

DOI

Dipòsit legal

ISBN

ISSN

Altres identificadors

Referències