Modern Software-Defined Radios (SDR) are a valuable educational tool, but their cost often discourages experimentation with a large number of nodes. A novel low-cost de- sign capable of transmiting and receiving signals was brought into practice by assem- bling the first prototype. The design uses USB 3.0 to transfer sample streams to and from a computer in a real-time, streaming approach where required RAM size and la- tency are minimized. An asynchronous FIFO with almost-full and almost-empty flags was implemented in Verilog for the ICE40 FPGA, acting as a bridge between USB 3.0 and ADC/DAC. Interfacing with the USB chip was also implemented in the mentioned FPGA. The resulting device was able to transmit and receive low bandwidth signals gen- erated by software on the 2.4 GHz band. Each part of the original design was tested, identifying possible hardware improvements for the next revision of the project.

La Radio Definida por Software ha demostrado ser una herramienta útil para la educación, pero su elevado coste dificulta poder experimentar con un gran número de nodos. Un nuevo diseño para una SDR capaz de transmitir y recibir señales ha sido llevado a la práctica montando el primer prototipo. El diseño usa USB 3.0 para transferir secuencias de muestras desde un ordenador en tiempo real, minimizando la cantidad de RAM necesaria y la latencia. Una cola (FIFO) asíncrona con señales de casi- lleno y casi-vacío ha sido implementada en Verilog para la FPGA ICE40. La cola actúa como puente entre USB 3.0 y los conversores digital/analógico. La comunicación con el chip USB 3.0 ha sido también implementada con ésta FPGA. El dispositivo es capaz de transmitir y recibir señales de ancho de banda reducido generadas por software en la banda de 2.4 GHz. Cada parte del diseño original ha sido comprobada, identificando posibles mejoras para la próxima revisión del proyecto.

La Ràdio Definida per Software (SDR) ha demostrat ser una eina útil per a l?educació, però el seu elevat cost dificulta poder experimentar amb un gran nombre de nodes. Un nou disseny per a una SDR de baix cost capaç de transmetre i rebre senyals ha estat dut a la pràctica muntant el primer prototip. El disseny fa servir USB 3.0 per a transferir seqüències de mostres desde un ordinador en temps real, minimitzant la quantitat de RAM requerida i la latència. Una cua (FIFO) asíncrona amb senyals de quasi-ple i quasi-buit ha estat implementada en Verilog per a la FPGA ICE40. La cua actua com a pont entre USB 3.0 i els conversors digital/analògic. La comunicació amb el chip USB 3.0 també ha estat implementada amb aquesta FPGA. El dispositiu és capaç de transmetre i rebre senyals d?ample de banda reduit generades per software en la banda de 2.4 GHz. Cada part del disseny original ha estat comprovada, identificant possibles millores per a la propera revisió del projecte.