Browsing by Subject "VHDL (Llenguatge de descripció de maquinari)"
Now showing items 1-20 of 27
-
A RF generator based on a FPGA system
(Universitat Politècnica de Catalunya, 2014-03-06)
Master thesis
Open Access
Covenantee: Beijing hang kong hang tian da xue[ANGLÈS] This work is part of ongoing research conducted at Beihang University relating to signal generating. The primary objective of this thesis was to develop a flexible, high-performance Radio Frequency (RF) generator ... -
AER-RT: Interfaz de Red con Topología en Anillo para SNN Multi-FPGA
(Universitat Politècnica de Catalunya, 2013-07-08)
Master thesis
Open Access[ANGLÈS] This thesis presents AER-RT network interface, a network interface designed to work together a Multiprocessor System (MPS) and create an efficient and scalable multi-chip SNN network. The objective of AER-RT is ... -
Analysis of the Task Superscalar architecture hardware design
(Springer, 2013)
Conference report
Open AccessIn this paper, we analyze the operational flow of two hardware implementations of the Task Superscalar architecture. The Task Superscalar is an experimental task based dataflow scheduler that dynamically detects inter-task ... -
Comparativa d'implementació hardware vs software en un sistema de processat d'imatge per a detecció de cares
(Universitat Politècnica de Catalunya, 2016-06)
Bachelor thesis
Open AccessIn this project two implementations of a face detection system, one of them based on hardware and the other on software, have been developed. The main goal is to compare both implementations and determine the advantages ... -
Comunicación y procesado de datos entre un ordenador y una FPGA
(Universitat Politècnica de Catalunya, 2015-10-15)
Master thesis
Restricted access - confidentiality agreement -
Desarrollo de un sistema de medida ultrasónico para monitorizar y controlar el proceso de fermentación maloláctica en vino tinto
(Universitat Politècnica de Catalunya, 2016-10)
Master thesis (pre-Bologna period)
Restricted access - confidentiality agreement -
Desenvolupament d'un sistema complet de càmera digital a la placa d'avaluació de FPGAs DE2
(Universitat Politècnica de Catalunya, 2020-09)
Bachelor thesis
Restricted access - confidentiality agreement -
Design and implementation of an ARMv4 tightly coupled multicore in VHDL and validation on a FPGA
(Universitat Politècnica de Catalunya / Technische Universität Berlin, 2012-07-09)
Master thesis (pre-Bologna period)
Open Access[ANGLÈS] On one hand, few years ago increasing the clock speed was the preferred tactic by manufacturers to gradually increase the performance of computers. However, from certain speeds there are some limitations. Some ... -
Design of single precision float adder (32-bit numbers) according to IEEE 754 standard using VHDL
(Universitat Politècnica de Catalunya / Slovenská Technická Univerzita v Bratislave, 2012-04-25)
Master thesis
Open Access
Covenantee: Slovenská technická univerzita v Bratislave[ANGLÈS] Floating Point arithmetic is by far the most used way of approximating real number arithmetic for performing numerical calculations on modern computers. Each computer had a different arithmetic for long time: ... -
Development of the readout software for flexible, high-density neural probes
(Universitat Politècnica de Catalunya, 2018-06)
Bachelor thesis
Restricted access - confidentiality agreementThis project has been developed in Neuro-Electronic Research Flandes (NERF), with the main purpose of developing a readout software based on the open-source project Open Ephys, consisting in commercial silicon chips for ... -
Diseño del interface entre un controlador embedded y un DSP utilizando herramientas de diseño VHDL para su implementacion en logica programable de una placa de MODEM de satelite
(Universitat Politècnica de Catalunya, 2009-06-28)
Master thesis (pre-Bologna period)
Open Access
Covenantee: Indra Espacio -
Diseño e implementación de un dispositivo reproductor / grabador basado en una FPGA
(Universitat Politècnica de Catalunya, 2016-05)
Master thesis (pre-Bologna period)
Restricted access - confidentiality agreement -
Disseny d'un protocol de comunicació en sèrie sobre circuits integrats de la família Zynq 7000 de Xilinx
(Universitat Politècnica de Catalunya, 2020-01)
Bachelor thesis
Open AccessThe Zybo board is a powerful tool for developing Systems based on the Zynq-7000 SoC. They can be used in many environments, including educational. However, currently there are no available systems to connect several boards ... -
Disseny i implementació d'un transceptor super-regeneratiu QPSK
(Universitat Politècnica de Catalunya, 2013-07-05)
Master thesis
Open Access[ANGLÈS] This project consists on the design and the implementation of a radio frequency transceiver. A transceiver is a device which is able to be a transmitter and a receiver and, therefore, it is suitable for commuting ... -
Disseny i Implementació d'una jerarquia de memòria en un processador MIPS
(Universitat Politècnica de Catalunya, 2013-06-18)
Bachelor thesis
Open Access[CATALÀ] Primer s'explicarà breument l'arquitectura d'un MIPS, la jerarquia de memòria i el funcionament de la cache. Posteriorment s'explicarà com s'ha dissenyat i implementat una jerarquia de memòria per a un MIPS ... -
Disseny i test d’un core RISC per a microcontrolador
(Universitat Politècnica de Catalunya, 2020-07-15)
Bachelor thesis
Open AccessEn aquest treball s’ha realitzat el disseny i les proves de funcionament per simulació d’un microcontrolador, capaç d’executar totes les instruccions del set d’instruccions AVR1 del fabricant de microcontroladors Atmel. ... -
Disseny, implementació i test del core d’un microcontrolador compatible amb PicoBlaze
(Universitat Politècnica de Catalunya, 2021-01-28)
Bachelor thesis
Open AccessEl document a continuació registra tot el procés realitzat per a construir la microarquitectura d’un microcontrolador totalment compatible amb el ja existent PicoBlaze del fabricant Xilinx. La intenció ha estat obtenir un ... -
Flexible FPGA based platform for variable rate signal generation
(Universitat Politècnica de Catalunya / Technical University of Denmark, 2013-09-10)
Master thesis (pre-Bologna period)
Open Access
Covenantee: Danmarks tekniske universitet[ANGLÈS] In any digital communication system, data prior to transmission have to be line coded into a form that is best suited for the channel and at the same time minimize number of occurring bit errors at the receiver. ... -
Implementació d'un processador MIPS en una FPGA
(Universitat Politècnica de Catalunya, 2012-06-18)
Master thesis (pre-Bologna period)
Open AccessL'objectiu del projecte és el disseny i implementació d'un computador al voltant d'un processador MIPS. Aquest computador ha de funcionar a una placa de demostració Terasic DE2-115, que disposa d'una FPGA Altera Cyclone IV. -
Implementació de la segmentació d'un processador SISP-I-3 en una FPGA
(Universitat Politècnica de Catalunya, 2013-06-20)
Bachelor thesis
Open Access[CATALÀ] Aquest projecte proposa segmentar el processador senzill implementat a l'assignatura PEC seguint les guies de l'assignatura AC2. Es segmentarà en 6 etapes i s'implementaran curtcircuits i un predictor estàtic de ...
