• RTL design and implementation of a framebuffer for a RISC-V processor 

      Rodas Quiroga, Narcís (Universitat Politècnica de Catalunya, 2020-10-28)
      Treball Final de Grau
      Accés obert
      Realitzat a/amb:   Barcelona Supercomputing Center
      El conjunt d'instruccions o ISA (de l'anglès instruction set architecture) RISC-V i la fundació que el recolza segueixen creixent ràpidament com una alternativa open-source per als dissenys hardware. Tot i que el software ...