• CUCKOO: una plataforma web para la verificación de modelos UML 

      Caballé Llobet, Santi; Cabot Sagrera, Jordi; Clarisó Viladrosa, Robert; Conesa Caralt, Jordi; Planas Hortal, Elena; Riera Terrén, Daniel (2009-06-15T08:51:23Z)
      Text en actes de congrés
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      En este artículo presentamos CUCKOO (QUality cheCKing of Object Oriented designs) una plataforma web para la verificación de diagramas de clases UML. Esta plataforma está orientada a facilitar el aprendizaje de las fases ...
    • Entorno de soporte para el autoaprendizaje en el diseño de circuitos digitales 

      Bañeres, D.; Bermejo, I.; Clarisó Viladrosa, Robert; Jorba, J.; Serra, M.; Santanach, F.; Rodríguez, A. (Universidad de Sevilla. Escuela Técnica Superior de Ingeniería Informática, 2011-07-05)
      Comunicació de congrés
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      El diseño de circuitos digitales forma parte de las competencias básicas de los nuevos Grados en Ingeniería Informática e Ingeniería de Telecomunicaciones. Un obstáculo importante para el aprendizaje de dichas competencias ...
    • The octahedron abstract domain 

      Clarisó Viladrosa, Robert; Cortadella, Jordi (Springer, 2004)
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      An interesting area in static analysis is the study of numeric properties. Complex properties can be analyzed using abstract interpretation, provided that an adequate abstract domain is defined. Each domain can represent ...
    • Verification of concurrent systems with parametric delays using octahedra 

      Clarisó Viladrosa, Robert; Cortadella, Jordi (Institute of Electrical and Electronics Engineers (IEEE), 2005)
      Text en actes de congrés
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      A technique for the verification of concurrent parametric timed systems is presented. In the systems under study, each action has a bounded delay where the bounds are either constants or parameters. Given a safety property, ...
    • Verification of timed circuits with symbolic delays 

      Clarisó Viladrosa, Robert; Cortadella, Jordi (Institute of Electrical and Electronics Engineers (IEEE), 2004)
      Text en actes de congrés
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      Verifying timed circuits is a complex problem even when the delays of the system are fixed. This paper deals with a more challenging problem, the formal verification of timed circuits with unspecified delays represented ...