Exploració per altres contribucions "Espasa Sans, Roger"
Ara es mostren els items 1-10 de 10
-
Analysis and optimization of a debug post-silicon hardware architecture
(Universitat Politècnica de Catalunya, 2022-01-24)
Projecte Final de Màster Oficial
Accés restringit per acord de confidencialitatThe goal of this thesis is to analyze the post-silicon validation hardware infrastructure implemented on multicore systems taking as an example Esperanto Technologies SoC, which has thousands of RISC-V processors and targets ... -
Binary Redundancy Elimination
(Universitat Politècnica de Catalunya, 2005-04-13)
Tesi
Accés obertDos de las limitaciones de rendimiento más importantes en los procesadores de hoy en día provienen de las operaciones de memoria y de las dependencias de control. Para resolver estos problemas, las memorias cache y los ... -
CkEditor Plugin per generar mapes d'imatges
(Universitat Politècnica de Catalunya, 2017)
Treball Final de Grau
Accés obertEn aquest projecte s’ha desenvolupat una eina per a la docència que permeti crear una activitat amb un format de pregunta-resposta amb correcció automàtica, especialment enfocada a preguntar de manera interactiva sobre ... -
Desarrollo de un módulo de dictados en una plataforma web educativa
(Universitat Politècnica de Catalunya, 2018-01)
Treball Final de Grau
Accés restringit per acord de confidencialitat
Realitzat a/amb: Semidynamics Technology Services -
Implementació d'un mòdul de comptadors hardware en el processador OpenRISC 1200
(Universitat Politècnica de Catalunya, 2014-02-06)
Treball Final de Grau
Accés obert[CATALÀ] Després d'una selecció sobre diferents processadors existents, s'analitza i es genera documentació per al processador OR1200 basat en OpenRISC. Finament s'implementa un mòdul de comptadors hardware en el processador ... -
Implementació FPGA d'un processador RISC-V
(Universitat Politècnica de Catalunya, 2018-06-19)
Treball Final de Grau
Accés restringit per acord de confidencialitat -
Implementación RTL/Verilog de un procesador de shader para una GPU
(Universitat Politècnica de Catalunya, 2012-06-20)
Projecte/Treball Final de Carrera
Accés obertImplementación RTL/Verilog de un procesador de shader para una GPU. Forma parte del proyecto ATTILA. -
NoC Topology synthesis using metaheuristics
(Universitat Politècnica de Catalunya, 2020-06-26)
Projecte Final de Màster Oficial
Accés obertIn this project, we have studied the potential of hybrid metaheuristics at synthesizing network on chip topologies. We make the case that the problem can be split in three sub-problems, each solved by a different metaheuristic ... -
RTL implementation of a LPDDR4 Memory Controller
(Universitat Politècnica de Catalunya, 2023-06-26)
Projecte Final de Màster Oficial
Accés restringit per acord de confidencialitat
Realitzat a/amb: Semidynamics Technology ServicesMemory Controllers play a crucial role in modern systems, being the last stop before accessing memory. DRAM memories require complex access patterns, which make the Controller responsible for orchestrating memory requests ... -
Verification of a microprocessor's memory pipeline with UVM
(Universitat Politècnica de Catalunya, 2022-07-01)
Projecte Final de Màster Oficial
Accés restringit per decisió de l'autorThis thesis presents the contributions made in the environment developed for the verification of the memory pipeline of a RISC-V core. A UVM testbench, along with a golden model, has been developed which is able to ...
