Now showing items 1-9 of 9

    • Analysis and optimization of a debug post-silicon hardware architecture 

      Sanchez Moreno, Joel (Universitat Politècnica de Catalunya, 2022-01-24)
      Master thesis
      Restricted access - confidentiality agreement
      The goal of this thesis is to analyze the post-silicon validation hardware infrastructure implemented on multicore systems taking as an example Esperanto Technologies SoC, which has thousands of RISC-V processors and targets ...
    • Binary Redundancy Elimination 

      Fernández Gómez, Manuel (Universitat Politècnica de Catalunya, 2005-04-13)
      Doctoral thesis
      Open Access
      Dos de las limitaciones de rendimiento más importantes en los procesadores de hoy en día provienen de las operaciones de memoria y de las dependencias de control. Para resolver estos problemas, las memorias cache y los ...
    • CkEditor Plugin per generar mapes d'imatges 

      Torras Castillo, Joan (Universitat Politècnica de Catalunya, 2017)
      Bachelor thesis
      Open Access
      En aquest projecte s’ha desenvolupat una eina per a la docència que permeti crear una activitat amb un format de pregunta-resposta amb correcció automàtica, especialment enfocada a preguntar de manera interactiva sobre ...
    • Desarrollo de un módulo de dictados en una plataforma web educativa 

      Castillo Malaver, Italo (Universitat Politècnica de Catalunya, 2018-01)
      Bachelor thesis
      Restricted access - confidentiality agreement
      Covenantee:   Semidynamics Technology Services
    • Implementació d'un mòdul de comptadors hardware en el processador OpenRISC 1200 

      Batallé García, Albert (Universitat Politècnica de Catalunya, 2014-02-06)
      Bachelor thesis
      Open Access
      [CATALÀ] Després d'una selecció sobre diferents processadors existents, s'analitza i es genera documentació per al processador OR1200 basat en OpenRISC. Finament s'implementa un mòdul de comptadors hardware en el processador ...
    • Implementació FPGA d'un processador RISC-V 

      Sànchez Moreno, Joel (Universitat Politècnica de Catalunya, 2018-06-19)
      Bachelor thesis
      Restricted access - confidentiality agreement
    • Implementación RTL/Verilog de un procesador de shader para una GPU 

      Pizarro Calvo, Iván (Universitat Politècnica de Catalunya, 2012-06-20)
      Master thesis (pre-Bologna period)
      Open Access
      Implementación RTL/Verilog de un procesador de shader para una GPU. Forma parte del proyecto ATTILA.
    • NoC Topology synthesis using metaheuristics 

      Solà Montserrat, Jordi (Universitat Politècnica de Catalunya, 2020-06-26)
      Master thesis
      Open Access
      In this project, we have studied the potential of hybrid metaheuristics at synthesizing network on chip topologies. We make the case that the problem can be split in three sub-problems, each solved by a different metaheuristic ...
    • Verification of a microprocessor's memory pipeline with UVM 

      Sans Prats, Josep (Universitat Politècnica de Catalunya, 2022-07-01)
      Master thesis
      Restricted access - author's decision
      This thesis presents the contributions made in the environment developed for the verification of the memory pipeline of a RISC-V core. A UVM testbench, along with a golden model, has been developed which is able to ...