Exploració per altres contribucions "Martorell Cid, Ferran"

Ara es mostren els items 1-2 de 2

    • Analysis of clock tree implementation on ASIC block QoR 

      Antúnez Sánchez, Javier (Universitat Politècnica de Catalunya, 2017-10)
      Projecte Final de Màster Oficial
      Accés obert
      Realitzat a/amb:   eSilicon
      The scope of this project is to develop a base methodology for clock tree synthesis that can improve the base results regarding the clock structure. The analysis of results will be done with a Quality of Results sets of ...

    • Improving ASIC HLBs quality of results using design metrics 

      Altayó González, Jordi (Universitat Politècnica de Catalunya, 2018-07-02)
      Treball Final de Grau
      Accés restringit per acord de confidencialitat
      Realitzat a/amb:   eSilicon