|
Treballs academics UPC >
Facultat d'Informàtica de Barcelona >
Enginyeria Informàtica (Pla 2003) >
Empreu aquest identificador per citar o enllaçar aquest ítem:
http://hdl.handle.net/2099.1/15495
|
| Títol: | Implementación RTL/Verilog de un procesador de shader para una GPU |
| Autor: | Pizarro Calvo, Iván |
| Tutor/director/avaluador: | Espasa Sans, Roger  |
| Universitat: | Universitat Politècnica de Catalunya |
| Càtedra /Departament: | Universitat Politècnica de Catalunya. Departament d’Arquitectura de Computadors |
| Matèries: | Àrees temàtiques de la UPC::Informàtica::Infografia
Àrees temàtiques de la UPC::Informàtica::Programació
RTL (Computer program language)
Verilog (Computer hardware description language)
Computer graphics
processador
shader
gpu
rtl
verilog
attila
arquitectura
hardware
processor
architecture
RTL (Llenguatge de programació)
Verilog (Llenguatge de descripció del maquinari)
Infografia |
| Data: | 20-jun-2012 |
| Tipus de document: | Master thesis (pre-Bologna period) |
| Resum: | Implementación RTL/Verilog de un procesador de shader para una GPU. Forma parte del proyecto ATTILA. |
| URI: | http://hdl.handle.net/2099.1/15495 |
| Condicions d'accés: | Open Access |
| Apareix a les col·leccions: | Enginyeria Informàtica (Pla 2003)
|
| Comparteix: |
|
Mostra les estadístiques d'aquest ítem
Queda prohibida la reproducció, transformació, distribució i comunicació pública d'aquesta obra. Es permet, en tot cas, la reproducció per a ús privat sempre i quan la còpia que se'n faci no sigui objecte d'utilització col·lectiva ni lucrativa (art. 31.2 del Reial Decret Legislatiu 1/1996, de 12 d'abril, pel qual s'aprova el Text Refós de la Llei de Propietat Intel·lectual, http://bibliotecnica.upc.es/sepi/legislacio.asp).
Per a qualsevol ús que es vulgui fer diferent al permès, dirigiu-vos a: sepi@upc.edu
|
English
Castellano
Català
