DSpace DSpace UPC
 English   Castellano   Català  

Treballs academics UPC >
Facultat d'Informàtica de Barcelona >
Enginyeria Informàtica (Pla 2003) >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2099.1/15495

Arxiu Descripció MidaFormat
83864.pdf2,13 MBAdobe PDFVeure/Obrir

Títol: Implementación RTL/Verilog de un procesador de shader para una GPU
Autor: Pizarro Calvo, Iván
Tutor/director/avaluador: Espasa Sans, Roger Veure Producció científica UPC
Universitat: Universitat Politècnica de Catalunya
Càtedra /Departament: Universitat Politècnica de Catalunya. Departament d’Arquitectura de Computadors
Matèries: Àrees temàtiques de la UPC::Informàtica::Infografia
Àrees temàtiques de la UPC::Informàtica::Programació
RTL (Computer program language)
Verilog (Computer hardware description language)
Computer graphics
processador
shader
gpu
rtl
verilog
attila
arquitectura
hardware
processor
architecture
RTL (Llenguatge de programació)
Verilog (Llenguatge de descripció del maquinari)
Infografia
Data: 20-jun-2012
Tipus de document: Master thesis (pre-Bologna period)
Resum: Implementación RTL/Verilog de un procesador de shader para una GPU. Forma parte del proyecto ATTILA.
URI: http://hdl.handle.net/2099.1/15495
Condicions d'accés: Open Access
Apareix a les col·leccions:Enginyeria Informàtica (Pla 2003)
Comparteix:



SFX Query

Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets.

Per a qualsevol ús que se'n vulgui fer no previst a la llei, dirigiu-vos a: sepi.bupc@upc.edu

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius