DSpace DSpace UPC
 English   Castellano   Català  

Treballs academics UPC >
Màsters Oficials >
Màster universitari en Enginyeria Electrònica >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2099.1/15467

Arxiu Descripció MidaFormat
32BitFloatingPointAdder.pdf3,24 MBAdobe PDFVeure/Obrir
VHDL_Code.zip28,22 kBZIP FileVeure/Obrir

Títol: Design of single precision float adder (32-bit numbers) according to IEEE 754 standard using VHDL
Altres títols: Diseño de un sumador de punto flotante de precisión simple (32 bits) basado en el estándar IEEE 754 utilizando VHDL
Disseny d'un sumador de punt flotant de precisió simple (32 bits) basat en l'estàndard IEEE 754 utilitzant VHDL
Autor: Barrabés Castillo, Arturo
Tutor/director/avaluador: Stopjaková, Viera; Zálusky, Roman
Universitat: Universitat Politècnica de Catalunya
Slovenská Technická Univerzita v Bratislave
Càtedra /Departament: Universitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica
Matèries: Àrees temàtiques de la UPC::Enginyeria electrònica i telecomunicacions::Circuits electrònics
VHDL (Computer hardware description language)
Numerical analysis
Floating point arithmetic
VHDL
IEEE 754
Aritmética de punto flotante
Electrònica digital
Lògica programable
VHDL (Llenguatge de descripció de maquinari)
Anàlisi numèrica
Data: 25-abr-2012
Tipus de document: Master thesis
Resum: [ANGLÈS] Floating Point arithmetic is by far the most used way of approximating real number arithmetic for performing numerical calculations on modern computers. Each computer had a different arithmetic for long time: bases, significant and exponents sizes, formats, etc. Each company implemented its own model and it hindered the portability between different equipments until IEEE 754 standard appeared defining a single and universal standard. The aim of this project is implementing a 32 bit binary floating point adder/subtractor according with the IEEE 754 standard and using the hardware programming language VHDL.
[CASTELLÀ] La aritmética de punto flotante es, con diferencia, el método más utilizado para aproximar la aritmética con números reales para realizar cálculos numéricos por ordenador. Durante mucho tiempo cada máquina presentaba una aritmética diferente: bases, tamaño de los significantes y exponentes, formatos, etc. Cada fabricante implementaba su propio modelo, lo que dificultaba la portabilidad entre diferentes equipos, hasta que apareció la norma IEEE 754 que definía un estándar único para todos. El objetivo de este proyecto es, a partir del estándar IEEE 754, implementar un sumador/restador binario de punto flotante de 32 bits utilizando el lenguaje de programación hardware VHDL.
[CATALÀ] L'aritmètica de punt flotant és, amb diferència, el mètode més utilitzat d'aproximació a l'aritmètica amb nombres reals per realitzar càlculs numèrics per ordinador. Durant molt temps cada màquina presentava una aritmètica diferent: bases, mida dels significants i exponents, formats, etc. Cada fabricant implementava el seu propi model, fet que dificultava la portabilitat entre diferents equips, fins que va aparèixer la norma IEEE 754 que definia un estàndard únic per a tothom. L'objectiu d'aquest projecte és, a partir de l'estàndard IEEE 754, implementar un sumador/restador binari de punt flotant de 32 bits emprant el llenguatge de programació hardware VHDL.
Descripció: Projecte realitzat en el marc d'un programa de mobilitat amb la Slovenská Technická Univerzita v Bratislave, Fakulta Elecktrotechniky a Informatiky
URI: http://hdl.handle.net/2099.1/15467
Condicions d'accés: Open Access
Apareix a les col·leccions:Màster universitari en Enginyeria Electrònica
Comparteix:



SFX Query

Aquest ítem (excepte textos i imatges no creats per l'autor) està subjecte a una llicència de Creative Commons Llicència Creative Commons
Creative Commons

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius