Frontend frequency-voltage adaptation for optimal energy-delay/sup 2/
Visualitza/Obre
Cita com:
hdl:2117/96553
Tipus de documentText en actes de congrés
Data publicació2004
EditorInstitute of Electrical and Electronics Engineers (IEEE)
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
In this paper, we present a clustered, multiple-clock domain (CMCD) microarchitecture that combines the benefits of both clustering and globally asynchronous locally synchronous (GALS) designs. We also present a mechanism for dynamically adapting the frequency and voltage of the frontend of the CMCD with the goal to optimize the energy-delay/sup 2/ product (ED2P). Our mechanism has minimal hardware cost, is entirely self-adjustable, does not depend on any thresholds, and achieves results close to optimal. We evaluate it on 16 SPEC 2000 applications and report 17.5% ED2P reduction on average (80% of the upper bound).
CitacióGrigorios, M., González, J., González, A. Frontend frequency-voltage adaptation for optimal energy-delay/sup 2/. A: IEEE International Conference on Computer Design: VLSI in Computers and Processors. "IEEE International Conference on Computer Design: VLSI in Computers and Processors, 2004, ICCD 2004: proceedings". San Jose, CA: Institute of Electrical and Electronics Engineers (IEEE), 2004, p. 250-255.
ISBN0-7695-2231-9
Versió de l'editorhttp://ieeexplore.ieee.org/document/1347930/
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
01347930.pdf | 290,4Kb | Visualitza/Obre |