Diagnosis of full open defects in interconnect lines with fan-out
Visualitza/Obre
Estadístiques de LA Referencia / Recolecta
Inclou dades d'ús des de 2022
Cita com:
hdl:2117/7732
Tipus de documentText en actes de congrés
Data publicació2010-05-24
EditorIEEE Press. Institute of Electrical and Electronics Engineers
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
The development of accurate diagnosis
methodologies is important to solve process problems and achieve fast yield improvement. As open defects are common in CMOS
technologies, accurate diagnosis of open defects becomes a key factor. Widely used interconnect full open diagnosis procedures
are based on the assumption that neighbouring lines determine the voltage of the defective line. However, this assumption
decreases the diagnosis efficiency for opens in interconnect lines with fan-out, when the influence of transistor capacitances
becomes important. This work presents a diagnosis methodology for interconnect full open defects where the impact of transistor
parasitic capacitances is included. The methodology is able to properly diagnose interconnect opens with fan-out even in the
presence of Byzantine behaviour. Diagnosis results for real defective devices from different technology nodes are presented.
CitacióArumi, D. [et al.]. Diagnosis of full open defects in interconnect lines with fan-out. A: EEE European Test Symposium. "15th European Test Symposium". Praga: IEEE, 2010, p. 233-238.
Dipòsit legalCFP10216-USB
ISBN978-1-4244-5833-2
Col·leccions
- Departament de Disseny i Programació de Sistemes Electrònics (fins octubre 2015) - Ponències/Comunicacions de congressos [36]
- QINE - Disseny de Baix Consum, Test, Verificació i Tolerància a Fallades - Ponències/Comunicacions de congressos [60]
- QINE - Disseny de Baix Consum, Test, Verificació i Circuits Integrats de Seguretat - Ponències/Comunicacions de congressos [78]
- Departament d'Enginyeria Electrònica - Ponències/Comunicacions de congressos [1.713]
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
ets10_15_2.pdf | Article principal | 255,4Kb | Visualitza/Obre |