A retargetable and accurate methodology for logic-IP-internal electromigration assessment
Visualitza/Obre
10.1109/ASPDAC.2015.7059029
Inclou dades d'ús des de 2022
Cita com:
hdl:2117/76990
Tipus de documentText en actes de congrés
Data publicació2015
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
A new methodology for SoC-level logic-IP-internal EM verification is presented, which provides an on-the-fly retargeting capability for reliability constraints. This flexibility is available at the design verification stage, in the form of allowing arbitrary specifications (of lifetimes, temperatures, voltages and failure rates), as well as interoperability of IPs across foundries. The methodology is characterization- and reuse-based, and naturally incorporates complex effects such as clock gating and variable switching rates at different pins. The benefit from such a framework is demonstrated on a 28nm design, with close SPICE-correlation and verification in a retargeted reliability condition.
CitacióJain, P., Sapatnekar, S., Cortadella, J. A retargetable and accurate methodology for logic-IP-internal electromigration assessment. A: Asia and South Pacific Design Automation Conference. "2015 20th Asia and South Pacific Design Automation Conference (ASP-DAC)". Chiba: 2015, p. 346-351.
ISBN978-147997792-5
Versió de l'editorhttp://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=7059029
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
CellInternalEM.ASPDAC.vCameraReady.pdf | Article principal | 751,8Kb | Visualitza/Obre |