Process variability in sub-16nm bulk CMOS technology
Visualitza/Obre
Estadístiques de LA Referencia / Recolecta
Inclou dades d'ús des de 2022
Cita com:
hdl:2117/15667
Tipus de documentReport de recerca
Data publicació2012-03-01
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
The document is part of deliverable D3.6 of the TRAMS Project (EU FP7 248789), of public nature, and shows and justifies the levels of variability used in the research project for sub-18nm bulk CMOS technologies.
CitacióRubio, J. [et al.]. "Process variability in sub-16nm bulk CMOS technology". 2012.
Forma partEEL-121
Col·leccions
- ARCO - Microarquitectura i Compiladors - Reports de recerca [13]
- Departament d'Enginyeria Electrònica - Reports de recerca [54]
- Departament d'Arquitectura de Computadors - Reports de recerca [181]
- QINE - Disseny de Baix Consum, Test, Verificació i Circuits Integrats de Seguretat - Reports de recerca [9]
- QINE - Disseny de Baix Consum, Test, Verificació i Tolerància a Fallades - Reports de recerca [9]
- HIPICS - High Performance Integrated Circuits and Systems - Reports de recerca [15]
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
Variability_Scenarios.pdf | 364,7Kb | Visualitza/Obre |