Hardware-software co-design of an iris recognition algorithm
Visualitza/Obre
Cita com:
hdl:2117/13171
Tipus de documentArticle
Data publicació2011-04-07
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
This paper describes the implementation of an iris recognition algorithm based
on hardware-software co-design. The system architecture consists of a general-purpose 32-
bit microprocessor and several slave coprocessors that accelerate the most intensive
calculations. The whole iris recognition algorithm has been implemented on a low-cost
Spartan 3 FPGA, achieving significant reduction in execution time when compared to a
conventional software-based application. Experimental results show that with a clock
speed of 40 MHz, an IrisCode is obtained in less than 523 ms from an image of 640x480
pixels, which is just 20% of the total time needed by a software solution running on the
same microprocessor embedded in the architecture.
CitacióLópez García, M.; Daugman, J.; Canto Navarro, E.F. Hardware-software co-design of an iris recognition algorithm. "IET information security", 7 Abril 2011, vol. 5, núm. 1, p. 60-68.
ISSN1751-8709
Versió de l'editorhttp://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=5746574
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
IRIS_V9.pdf | Preprint | 317,8Kb | Visualitza/Obre |