The SARC architecture
Visualitza/Obre
Tipus de documentArticle
Data publicació2010-10
Condicions d'accésAccés obert
Llevat que s'hi indiqui el contrari, els
continguts d'aquesta obra estan subjectes a la llicència de Creative Commons
:
Reconeixement-NoComercial-SenseObraDerivada 3.0 Espanya
Abstract
The SARC architecture is composed of multiple processor types and a set of user-managed direct memory access (DMA) engines that let the runtime scheduler overlap data transfer and computation. The runtime system automatically allocates tasks on the heterogeneous cores and schedules the data transfers through the DMA engines. SARC's programming model supports various highly parallel applications, with matching support from specialized accelerator processors.
CitacióRamirez, A. [et al.]. The SARC architecture. "IEEE micro", Octubre 2010, vol. 30, núm. 5, p. 16-29.
ISSN0272-1732
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
sarc_micro_10.pdf | 763,3Kb | Visualitza/Obre |