Exploiting instruction-and data-level parallelism
Visualitza/Obre
Cita com:
hdl:2117/103411
Tipus de documentArticle
Data publicació1997-09
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
Simultaneous multithreaded vector architectures combine the best of data-level and instruction-level parallelism and perform better than either approach could separately. Our design achieves performance equivalent to executing 15 to 26 scalar instructions/cycle for numerical applications.
CitacióEspasa, R., Valero, M. Exploiting instruction-and data-level parallelism. "IEEE micro", Setembre 1997, vol. 17, núm. 5, p. 20-27.
ISSN0272-1732
Versió de l'editorhttp://ieeexplore.ieee.org/document/621210/
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
00621210.pdf | 102,6Kb | Visualitza/Obre |