Power efficient data cache designs
Visualitza/Obre
Cita com:
hdl:2117/100771
Tipus de documentText en actes de congrés
Data publicació2003
EditorInstitute of Electrical and Electronics Engineers (IEEE)
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
We investigate some power efficient data cache designs that try to significantly reduce the cache energy consumption, both static and dynamic, with a minimal impact in performance. The basic idea is to combine different threshold voltages with different cache organizations that provide different levels of performance. Multibanked organizations in combination with different approaches to allocate data to cache banks are explored. Some of the resulting cache architectures are shown to provide a good tradeoff between power and performance.
CitacióAbella, J., González, A. Power efficient data cache designs. A: IEEE International Conference on Computer Design. "Proceedings 21st International Conference on Computer Design". San Jose, California: Institute of Electrical and Electronics Engineers (IEEE), 2003, p. 8-13.
ISBN0-7695-2025-1
Versió de l'editorhttp://ieeexplore.ieee.org/document/1240866/
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
01240866.pdf | 267,6Kb | Visualitza/Obre |