Generador de seqüències de test per circuits integrats NMOS
Visualitza/Obre
Estadístiques de LA Referencia / Recolecta
Inclou dades d'ús des de 2022
Cita com:
hdl:2099/4575
Tipus de documentArticle
Data publicació1987
EditorUniversitat Politècnica de Barcelona. Centre de Càlcul
Condicions d'accésAccés obert
Llevat que s'hi indiqui el contrari, els
continguts d'aquesta obra estan subjectes a la llicència de Creative Commons
:
Reconeixement-NoComercial-SenseObraDerivada 2.5 Espanya
Abstract
El generador de secuencias de ensayo que se presenta en este artículo utiliza una descripción del circuito a nivel de transistor que representa las redes de transistores de enriquecimiento de las funciones lógicas NMOS mediante grafos no orientados. Para la generación de vectores de ensayo se emplea el algoritmo D, habiendo desarrollado un método enumerativo de búsqueda de caminos en la parte superior del grafo, a partir del camino mínimo que pasa por el flanco que representa el transistor afectado por el fallo.
ISSN0210-8054 (versió paper)
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
article.pdf | 411,5Kb | Visualitza/Obre |