Mostra el registre d'ítem simple

VHDL Implementation, Verification and Logic Synthesis of Memory Bus Arbiters for Multi-Processor System

dc.contributorSeptinus, Konstantin
dc.contributor.authorSánchez López, Pedro Pascual
dc.contributor.otherUniversitat Politècnica de Catalunya. Departament d'Enginyeria Electrònica
dc.date.accessioned2010-10-14T07:45:13Z
dc.date.available2010-10-14T07:45:13Z
dc.date.issued2009-12
dc.identifier.urihttp://hdl.handle.net/2099.1/9892
dc.descriptionProjecte final de carrera fet en col.laboració amb Leibniz Universität Hannover. Institut für Mikroelektronische Systeme
dc.language.isoeng
dc.publisherUniversitat Politècnica de Catalunya
dc.rightsAttribution-NonCommercial-NoDerivs 3.0 Spain
dc.rights.urihttp://creativecommons.org/licenses/by-nc-nd/3.0/es/
dc.subjectÀrees temàtiques de la UPC::Informàtica::Hardware
dc.subject.lcshMultiprocessors
dc.subject.otherVHDL
dc.subject.otherMulti-core technology
dc.titleVHDL Implementation, Verification and Logic Synthesis of Memory Bus Arbiters for Multi-Processor System
dc.typeMaster thesis (pre-Bologna period)
dc.subject.lemacMultiprocessadors
dc.rights.accessOpen Access
dc.audience.educationlevelEstudis de primer/segon cicle
dc.audience.mediatorEscola Tècnica Superior d'Enginyeria de Telecomunicació de Barcelona
dc.audience.degreeENGINYERIA DE TELECOMUNICACIÓ (Pla 1992)


Fitxers d'aquest items

Thumbnail
Nom:
pedro sanchez thesis.pdf
Mida:
469,5Kb
Format:
PDF
Visualitza/Obre

Aquest ítem apareix a les col·leccions següents

Mostra el registre d'ítem simple