Integración de un entorno de compilación automática para FPGAs
Visualitza/Obre
Estadístiques de LA Referencia / Recolecta
Inclou dades d'ús des de 2022
Cita com:
hdl:2099.1/9074
Tipus de documentProjecte/Treball Final de Carrera
Data2009-01-27
Condicions d'accésAccés obert
Llevat que s'hi indiqui el contrari, els
continguts d'aquesta obra estan subjectes a la llicència de Creative Commons
:
Reconeixement-NoComercial-SenseObraDerivada 3.0 Espanya
Abstract
El objetivo final del proyecto es crear una herramienta en Python que a
trav´es del c´odigo C (no cualquier c´odigo, sino uno destinado a ser usado en
una FPGA) cree el c´odigo Verilog asociado y que al compilarlo y ejecutarlo
en la FPGA funcione correctamente.
TitulacióENGINYERIA INFORMÀTICA (Pla 2003)
Col·leccions
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
PFCSara.pdf | 2,137Mb | Visualitza/Obre |