Full custom design of a TDC core for laser rangefinder application

Abstract

[ANGLÈS] A topology to implement a time-to-digital converter in 130 nm technology for a laser rangefinder application is proposed in this work. Its architecture comprises a delay line as a fine measurement and a synchronous binary counter as a coarse part; this work is mainly focused in the design of the fine measurement. The target is to achieve a 50 ps time interval measure in the device. The presented approach has been done in order to implement multi-channel multi-hit delay line with the purpose to preserve performance in terms of minimum time interval detectable. Thus, two topologies are proposed on schematic level to achieve multi-channel multi-hit TDC being the one with decoupling inverter the best to implement several channels sharing the delay line. This topology allows keeping the delay element steady regardless the number of channels implemented. Hence, the limitation of channels is given by mismatch variations and metastability errors. Decoupling inverter topology has been realized on layout and several layout designs have been properly simulated in order to optimize tradeoff among performance and layout size. It is concluded and shown that it can be achieved 35.51 ps as minimum detectable time interval with a maximum number of 15 channels to optimize metastability errors in sampling stage.

[CASTELLÀ] En este trabajo se ha propuesto una topología para implementar un convertidor tiempo-digital (TDC) para una aplicación de localización láser en la tecnología de 130 nm. La arquitectura se conforma de una línea de retardo que hace la función de medida fina y un contador binario asíncrono que hace la medida gruesa; principalmente, este trabajo se focaliza en el diseño de la parte fina de la aplicación. El objetivo es alcanzar una resolución en el tiempo de medida de 50 ps. La propuesta presentada ha sido hecha para poder implementar una línea de retardo multicanal multipulso con el propósito de mantener el rendimiento en términos de mínimo intervalo de tiempo detectable. Así, dos topologías son presentadas a nivel esquemático para conseguir un TDC multicanal multipulso, siendo la topología con inversores de desacoplo la mejor para implementar varios canales en la línea de retardo. Esta topología permite mantener el retardo estable sin importar el número de canales que se quieran implementar. Por lo tanto, la limitación de canales se da por errores de metaestabilidad y de desajuste de variaciones en los parámetros de los componentes. La arquitectura con inversores de desacoplo se ha realizado en layout y se han realizado varias simulaciones con diferentes layouts con el propósito de optimizar el compromiso entre el rendimiento y el tamaño de éste. Se concluye y se muestra que se puede obtener un retardo mínimo de 35,51 ps con un número máximo de 15 canales para optimizar errores de metaestabilidad en la etapa de muestreo.

[CATALÀ] En aquest treball s’ha proposat una topologia per a implementar un convertidor temps a digital (TDC) per a una aplicació de localització làser en la tecnologia de 130 nm. L’arquitectura disposa d’una línea de retard que fa la funció de mesura curta i un comptador binari asíncron que fa la mesura gran; principalment, aquest treball s’ha focalitzat en el disseny de la part de mesura curta de l’aplicació. L’objectiu es aconseguir una resolució en el temps de mesura de 50 ps. La proposta presentada ha sigut feta per a poder implementar una línea de retard multicanal multipols amb el propòsit de mantenir el rendiment en termes de mínim interval de retard mesurable. Així, dos topologies són presentades a nivell esquemàtic per aconseguir un TDC multicanal multipols, essent la topologia amb inversors de desacoblament la millor per implementar varis canals en la línea de retard. Aquesta topologia permet mantenir el retard estable sense importar el número de canals que es volen implementar. Per tant, la limitació de canals ve donada pels errors de metaestabilitat i de desajust de les variacions en els paràmetres dels components. L’arquitectura amb inversors de desacoblament s’ha realitzat amb layout i s’han realitzat varies simulacions amb diferents layouts amb el propòsit d’optimitzar el compromís entre el rendiment i la mida del d’aquest. S’ha conclòs i mostrat que es pot obtenir un retard mínim de 35,51 ps amb un número màxim de 15 canals per optimitzar els errors de metaestabilitat en la etapa de mostreig.