Mostra el registre d'ítem simple

dc.contributorCruz Díaz, Josep Llorenç
dc.contributor.authorAnglada Sánchez, Martí
dc.date.accessioned2013-07-17T12:25:14Z
dc.date.available2013-07-17T12:25:14Z
dc.date.issued2013-06-20
dc.identifier.urihttp://hdl.handle.net/2099.1/18782
dc.description.abstract[CATALÀ] Aquest projecte proposa segmentar el processador senzill implementat a l'assignatura PEC seguint les guies de l'assignatura AC2. Es segmentarà en 6 etapes i s'implementaran curtcircuits i un predictor estàtic de salt. S'implementa també una gestió de mode privilegiat i d'intenterrupcions.
dc.description.abstract[ANGLÈS] The goal of this project is to implement the design of the pipelined processor learnt during the subject AC2 in the processor written during the subject PEC. A pipeline of 6 stages will be implemented, as well as bypasses and a static branch predicor. Interruption management through privileged mo
dc.language.isocat
dc.publisherUniversitat Politècnica de Catalunya
dc.subjectÀrees temàtiques de la UPC::Informàtica::Arquitectura de computadors
dc.subject.lcshVHDL (Computer hardware description language)
dc.subject.lcshMicroprocessors
dc.subject.othersegmentació
dc.subject.otherpipeline
dc.subject.otherSISA-3
dc.subject.othercurtcircuit
dc.subject.otherFPGA
dc.subject.otherpredictor de salt
dc.subject.othersegmentation
dc.subject.otherbypass
dc.subject.otherbranch predictor
dc.titleImplementació de la segmentació d'un processador SISP-I-3 en una FPGA
dc.typeBachelor thesis
dc.subject.lemacMicroprocessadors
dc.subject.lemacVHDL (Llenguatge de descripció de maquinari)
dc.identifier.slug89434
dc.rights.accessOpen Access
dc.date.updated2013-07-02T15:32:47Z
dc.audience.educationlevelGrau
dc.audience.mediatorFacultat d'Informàtica de Barcelona
dc.audience.degreeGRAU EN ENGINYERIA INFORMÀTICA (Pla 2010)


Fitxers d'aquest items

Thumbnail

Aquest ítem apareix a les col·leccions següents

Mostra el registre d'ítem simple