DSpace DSpace UPC
 Català   Castellano   English  

E-prints UPC >
Altres >
Enviament des de DRAC >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2117/9893

Ítem no disponible en accés obert per política de l'editorial

Arxiu Descripció MidaFormat
78-cakarevic-1.pdfArticle1,18 MBAdobe PDF Accés restringit

Citació: Cakarevic, V. [et al.]. Characterizing the resource-sharing levels of the UltraSparc T2 processor. A: IEEE/ACM International Symposium on Microarchitecture. "42nd Annual IEEE/ACM International Symposium on Microarchitecture". Nova York: Association for Computing Machinery (ACM), 2009, p. 1-12.
Títol: Characterizing the resource-sharing levels of the UltraSparc T2 processor
Autor: Cakarevic, Vladimir; Radojkovic, Petar; Verdú Mulà, Javier Veure Producció científica UPC; Pajuelo González, Manuel Alejandro Veure Producció científica UPC; Cazorla Almeida, Francisco Javier Veure Producció científica UPC; Nemirovsky, Mario; Valero Cortés, Mateo Veure Producció científica UPC
Editorial: Association for Computing Machinery (ACM)
Data: 2009
Tipus de document: Conference report
Resum: Thread level parallelism (TLP) has become a popular trend to improve processor performance, overcoming the limitations of extracting instruction level parallelism. Each TLP paradigm, such as Simultaneous Multithreading or Chip-Multiprocessors, provides di erent bene ts, which has motivated processor vendors to combine several TLP paradigms in each chip design. Even if most of these combined-TLP designs are homogeneous, they present di erent levels of hardware resource sharing, which introduces complexities on the operating system scheduling and load balancing. Commonly, processor designs provide two levels of resource sharing: Inter-core in which only the highest levels of the cache hierarchy are shared, and Intracore in which most of the hardware resources of the core are shared . Recently, Sun Microsystems has released the UltraSPARC T2, a processor with three levels of hardware resource sharing: InterCore, IntraCore, and IntraPipe. In this work, we provide the rst characterization of a three-level resource sharing processor, the UltraSPARC T2, and we show how multi-level resource sharing a ects the operating system design. We further identify the most critical hardware resources in the T2 and the characteristics of applications that are not sensitive to resource sharing. Finally, we present a case study in which we run a real multithreaded network application, showing that a resource sharing aware scheduler can improve the system throughput up to 55%.
ISBN: 978-1-60558-798-1
URI: http://hdl.handle.net/2117/9893
DOI: http://doi.acm.org/10.1145/1669112.1669173
Apareix a les col·leccions:CAP - Grup de Computació d´Altes Prestacions. Ponències/Comunicacions de congressos
Departament d'Arquitectura de Computadors. Ponències/Comunicacions de congressos
Altres. Enviament des de DRAC
Comparteix:


Stats Mostra les estadístiques d'aquest ítem

SFX Query

Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets.

Per a qualsevol ús que se'n vulgui fer no previst a la llei, dirigiu-vos a: sepi.bupc@upc.edu

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius