Systematic design of two level pipelined systolic arrays with data contraflow
Visualitza/Obre
Cita com:
hdl:2117/8885
Tipus de documentText en actes de congrés
Data publicació1988
Condicions d'accésAccés obert
Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i
industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva
reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets
Abstract
Many systolic algorithms and related design methodologies
have been recently proposed. Frecuently, in these systolic
algorithms practical considerations are not taken into account.
Equitatively distributed load between processing elements,
pipelined functional units etc, are desirable features when
implementing systolic algorithms.In this paper we present a
design methodology in which these features are considered. As
an example, the methodology is applied to obtain a
problem-size-independent, two-level pipelined 1D systolic
algorithm with data contraflow to efficiently solve triangular
systems of equations.
CitacióValero-García, M; Navarro, J.; Llaberia, J.; Valero, M. Systematic design of two level pipelined systolic arrays with data contraflow. A: IEEE International Symposium on Circuits and Systems. "1988 IEEE International Symposium on Circuits and Systems: proceedings". Institute of Electrical and Electronics Engineers (IEEE), 1988, p. 2521-2525.
ISBN951-721-239-9
Versió de l'editorhttp://ieeexplore.ieee.org/document/15455/
Col·leccions
- CAP - Grup de Computació d'Altes Prestacions - Ponències/Comunicacions de congressos [784]
- ICARUS - Intelligent Communications and Avionics for Robust Unmanned Aerial Systems - Ponències/Comunicacions de congressos [171]
- Departament d'Arquitectura de Computadors - Ponències/Comunicacions de congressos [1.954]
Fitxers | Descripció | Mida | Format | Visualitza |
---|---|---|---|---|
systematic_valero_88.pdf | 456,0Kb | Visualitza/Obre |