DSpace DSpace UPC
 Català   Castellano   English  

E-prints UPC >
Altres >
Enviament des de DRAC >

Empreu aquest identificador per citar o enllaçar aquest ítem: http://hdl.handle.net/2117/7879

Ítem no disponible en accés obert per política de l'editorial

Arxiu Descripció MidaFormat
Low Vccmin fault-tolerant cache ....pdf334,6 kBAdobe PDF Accés restringit

Citació: Abella, J. [et al.]. Low Vccmin fault-tolerant cache with highly predictable performance. A: IEEE/ACM International Symposium on Microarchitecture. "42th. IEEE/ACM International Symposium on Microarchitecture". New York, DC: IEEE Press. Institute of Electrical and Electronics Engineers, 2009, p. 111-121.
Títol: Low Vccmin fault-tolerant cache with highly predictable performance
Autor: Abella Ferrer, Jaume Veure Producció científica UPC; Carretero Casado, Javier Sebastián Veure Producció científica UPC; Chaparro Valero, Pedro Alonso Veure Producció científica UPC; Vera Rivera, Francisco Javier Veure Producció científica UPC; González Colás, Antonio María Veure Producció científica UPC
Editorial: IEEE Press. Institute of Electrical and Electronics Engineers
Data: 2009
Tipus de document: Conference report
Resum: Transistors per area unit double in every new technology node. However, the electric field density and power demand grow if Vcc is not scaled. Therefore, Vcc must be scaled in pace with new technology nodes to prevent excessive degradation and keep power demand within reasonable limits. Unfortunately, low Vcc operation exacerbates the effect of variations and decreases noise and stability margins, increasing the likelihood of errors in SRAM memories such as caches. Those errors translate into performance loss and performance variation across different cores, which is especially undesirable in a multi-core processor. This paper presents (i) a novel scheme to tolerate high faulty bit rates in caches by disabling only faulty subblocks, (ii) a dynamic address remapping scheme to reduce performance variation across different cores, which is key for performance predictability, and (iii) a comparison with state-of-the-art techniques for faulty bit tolerance in caches. Results for some typical first level data cache configurations show 15% average performance increase and standard deviation reduction from 3.13% down to 0.55% when compared to cache line disabling schemes.
URI: http://hdl.handle.net/2117/7879
Apareix a les col·leccions:ARCO - Microarquitectura i Compiladors. Ponències/Comunicacions de congressos
Departament d'Arquitectura de Computadors. Ponències/Comunicacions de congressos
Altres. Enviament des de DRAC
Comparteix:


Stats Mostra les estadístiques d'aquest ítem

SFX Query

Tots els drets reservats. Aquesta obra està protegida pels drets de propietat intel·lectual i industrial corresponents. Sense perjudici de les exempcions legals existents, queda prohibida la seva reproducció, distribució, comunicació pública o transformació sense l'autorització del titular dels drets.

Per a qualsevol ús que se'n vulgui fer no previst a la llei, dirigiu-vos a: sepi.bupc@upc.edu

 

Valid XHTML 1.0! Programari DSpace Copyright © 2002-2004 MIT and Hewlett-Packard Comentaris
Universitat Politècnica de Catalunya. Servei de Biblioteques, Publicacions i Arxius